PDF ZL50019 Data sheet ( Hoja de datos )

Número de pieza	ZL50019
Descripción	Enhanced 2 K Digital Switch
Fabricantes	Zarlink Semiconductor
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No Preview Available ! www.DataSheet4U.com Features • 2048 channel x 2048 channel non-blocking digital Time Division Multiplex (TDM) switch at 8.192 and 16.384 Mbps or using a combination of ports running at 2.048, 4.096, 8.192 and 16.384 Mbps • 32 serial TDM input, 32 serial TDM output streams • Integrated Digital Phase-Locked Loop (DPLL) exceeds Telcordia GR-1244-CORE Stratum 4E specifications • Output clocks have less than 1 ns of jitter (except for the 1.544 MHz output) • DPLL provides holdover, freerun and jitter attenuation features with four independent reference source inputs • Exceptional input clock cycle to cycle variation tolerance (20 ns for all rates) ZL50019 Enhanced 2 K Digital Switch with Stratum 4E DPLL Data Sheet October 2004 Ordering Information ZL50019GAC 256-ball PBGA ZL50019QCC 256-lead LQFP -40°C to +85°C • Output streams can be configured as bi- directional for connection to backplanes • Per-stream input and output data rate conversion selection at 2.048, 4.096, 8.192 or 16.384 Mbps. Input and output data rates can differ • Per-stream high impedance control outputs (STOHZ) for 16 output streams • Per-stream input bit delay with flexible sampling point selection STi[31:0] FPi CKi MODE_4M0 MODE_4M1 REF0 REF1 REF2 REF3 REF_FAIL0 REF_FAIL1 REF_FAIL2 REF_FAIL3 OSC_EN VDD_CORE VDD_IO VDD_COREA VDD_IOA VSS RESET ODE S/P Converter Data Memory P/S Converter Input Timing DPLL Connection Memory Output HiZ Control Output Timing OSC Internal Registers & Microprocessor Interface Test Port STio[31:0] STOHZ[15:0] FPo[3:0] CKo[5:0] FPo_OFF[2:0] Figure 1 - ZL50019 Functional Block Diagram Zarlink Semiconductor US Patent No. 5,602,884, UK Patent No. 0772912, France Brevete S.G.D.G. 0772912; Germany DBP No. 69502724.7-08 1 Zarlink Semiconductor Inc. Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc. Copyright 2004, Zarlink Semiconductor Inc. All Rights Reserved. 1 page ZL50019 Data Sheet Table of Contents 17.0 Microprocessor Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 18.0 Device Reset and Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 18.1 Power-up Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 18.2 Device Initialization on Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 18.3 Software Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 19.0 Pseudo Random Bit Generation and Error Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 20.0 PCM A-law/m-law Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 21.0 Quadrant Frame Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 22.0 JTAG Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 22.1 Test Access Port (TAP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 22.2 Instruction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 22.3 Test Data Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 22.4 BSDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 23.0 Register Address Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 24.0 Detailed Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 25.0 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 25.1 Memory Address Mappings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 25.2 Connection Memory Low (CM_L) Bit Assignment. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 25.3 Connection Memory High (CM_H) Bit Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 26.0 Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 26.1 OSCi Master Clock Requirement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 26.1.1 External Crystal Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 26.1.2 External Clock Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85 27.0 DC Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86 28.0 AC Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 5 Zarlink Semiconductor Inc. 5 Page 2.2 QFP Pinout ZL50019 Data Sheet STi28 STi29 VDD_IO STi30 STi31 STi_8 VSS STi_9 STi_10 STi_11 STi_12 STi_13 STi_14 STi_15 VDD_IO IC_GND VSS IC_OPEN RESET TDo VDD_CORE VSS NC VSS VDD_COREA VSS NC VDD_IOA CKO5 VSS VSS VDD_COREA NC VDD_IOA CKo3 VSS NC VSS VDD_COREA VSS VDD_CORE TMS VSS NC NC TCK TRST TDi VDD_IO VSS STi_16 STi_17 STi_18 STi_19 STi_20 STi_21 VDD_IO STi_22 VSS STi_23 STio_24 STio_25 STio_26 STio_27 192 190 188 186 184 182 180 178 176 174 172 170 168 166 164 162 160 158 156 154 152 150 148 146 144 142 140 138 136 134 132 130 128 194 126 196 124 198 122 200 120 202 118 204 116 206 114 208 112 210 110 212 108 214 106 216 104 218 102 220 100 222 98 224 96 226 94 228 92 230 90 232 88 234 86 236 84 238 82 240 80 242 78 244 76 246 74 248 72 250 70 252 68 254 66 256 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50 52 54 56 58 60 62 64 STio_19 STio_18 STio_17 STio_16 STOHZ_15 VSS STOHZ_14 VDD_IO STOHZ_13 STOHZ_12 STio_15 STio_14 STio_13 STio_12 VSS VDD_IO FPo3 VSS FPo2 VDD_CORE FPo_OFF2 OSC_EN FPo1 IC_OPEN FPo_OFF1 VSS FPo0 VDD_IO FPo_OFF0 A13 A12 VSS A11 VDD_CORE A10 A9 A8 A7 A6 A5 A4 A3 A2 VSS A1 VDD_CORE A0 VSS IC_OPEN VDD_IO STOHZ_11 STOHZ_10 STOHZ_9 STOHZ_8 STio_11 STio_10 STio_9 VSS STio_8 VDD_IO NC NC NC NC Figure 3 - ZL50019 256-Lead 28 mm x 28 mm LQFP (top view) 11 Zarlink Semiconductor Inc. 11 Page

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Hoja de datos destacado

Número de pieza	Descripción	Fabricantes
ZL50010	Flexible 512 Channel DX	Zarlink Semiconductor
ZL50011	Flexible 512 Channel DX	Zarlink Semiconductor
ZL50012	Flexible 512-ch Digital Switch	Zarlink Semiconductor
ZL50015	Enhanced 1 K Digital Switch	Zarlink Semiconductor

Número de pieza	Descripción	Fabricantes
SLA6805M	High Voltage 3 phase Motor Driver IC.	Sanken
SDC1742	12- and 14-Bit Hybrid Synchro / Resolver-to-Digital Converters.	Analog Devices

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